（原标题：先进封装，台积电最新分享）
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在东说念主工智能和机器学习（AI/ML）对谋略性能要求呈指数级增长的鼓吹下，使用 2.5D 和 3D 先进封装技艺进行芯片集成的需求激增。本文回想了这些先进的封装技艺，并强调了高带宽芯片互连的重要遐想斟酌要素，这对高效集成至关焦躁。咱们探讨了与带宽密度、能效、电迁徙、电源无缺性和信号无缺性联系的挑战。
为幸免功耗支出，芯片组互连架构遐想得尽可能爽快，选择带有前向时钟的并行数据总线。可是，要完了高产制造和庞杂性能，仍需要在遐想和技艺协同优化方面作念出广博辛劳。尽管存在这些挑战，但在庞杂的芯片组生态系统和新颖的 3D-IC 遐想方法的鼓吹下，半导体行业有望完了执续增长和更动。
小序
对东说念主工智能（AI）和机器学习（ML）技艺的需求正当年所未有的速率增长，远远超越了摩尔定律所展望的速率。如图 1 所示，自 2012 年以来，用于东说念主工智能历练的谋略量以每年 4.1 倍的速率呈指数增长，超越了摩尔定律每 24 个月翻一番的展望。深度学习模子参数数目的增多进步了模子的天真性和潜在性能，鼓吹了模子复杂度的快速增长。可是，这种扩展速率在经济上（历练本钱）、技艺上（谋略机集群范畴）和环境上（碳萍踪）都变得不可执续。
为了部分称心不停升级的谋略需求，必须情绪算法后果和半导体扩展方面的高出，不仅要完了更高的谋略性能，还要完了高能效的谋略性能。东说念主工智能责任负载需要多量并行矩阵乘法和累加运算，这些运算由并行谋略内核集群实施。这些责任负载需要多量内存容量和高互连带宽。为了称心这种谋略需求，如今典型的 xPU/加速器芯片可能由很多谋略、内存和 IO 芯片组成，并选择先进的封装技艺进行集成。每个芯片都是在光刻机的光掩膜放浪（即网罩尺寸（photomask limit or reticle size），26 x 33 广泛毫米）内遐想的。
图 1. 历练 ML 模子所用谋略量的变化趋势
芯片的使用有几个显赫的优点。通过将大型单片芯片瓦解为更小、良率可控的芯片，遐想东说念主员不错定制不同的工艺技艺，以优化特定功能，举例，使用最先进的工艺节点制造谋略芯片，而使用老一代工艺节点制造以模拟为中心的 IO 芯片和存储器芯片。这种模块化方法不仅简化了制造历程，还有益于快速系统集成，尤其是在使用模范化芯片接口时。通过欺诈现成的芯片，这种方法有望大大诽谤制形本钱和遐想周期。
跟着基于芯片的封装系统范畴和复杂性的增长，三维集成和晶圆级系统集成将带来超卓的能效、优异的性能和更高的本钱效益。可是，遐想东说念主员在每一代居品中都熟悉的几个重要问题，在面前更大、更复杂的芯片系统中仍然组成紧要挑战。这些挑战包括热遐想功率（TDP）、功率传输收集（PDN）损耗、机械和热应力、收集拓扑和路由算法、互连隐隐量、能效、延长、可制造性、冗余和可建立性、可测试性等。唐突这些挑战关于确保先进半导体惩办决策的性能和良率至关焦躁。
本文结构如下。第二节综合了先进的封装技艺。第三节商讨大型 CPU/GPU 扩展系统中各式封装技艺的芯片到芯片互连。第四节深刻探讨芯片组互连遐想的现实问题，如串行接口与并行接口、芯片组 I/F 信号、通说念路由和信号无缺性、凸点图策动、时钟决策、颓势建立、ESD 途径图和电源传输。第五部分先容了全面的 3DIC 遐想历程。终末，第六部分探讨了将来的发展趋势。
先进封装技艺与新才调
总统而言，先进封装技艺可分为 2D、2.xD（包括 2.1D、2.3D 和 2.5D）和 3D 封装技艺。 凭证这一分类，如果芯片径直放弃在封装基板上，则被视为 2D 封装。如果使用中介层，如薄膜、桥接器或无源中介层，则属于 2.xD 类别。具体来说，如果中间层是带有硅通孔（TSV）的有源芯片，则属于 3D 封装。
固然这种分类很直不雅，但也有一定的简略性。跟着封装技艺的不停发展，这些类别之间的界限可能会变得越来越迂缓。为了简化商讨，大多数 2.xD 中间技艺往往被归入 2.5D 类别。此外，2D、2.5D 和 3D 集成技艺也有可能在先进封装惩办决策中并存，广义上的 3D-IC 即是指这些惩办决策。不管奈何区分，主要重心仍然是欺诈这些技艺完了半导体器件的超卓性能、后果和功能。
图 2 展示了台积电不停发展的 3DFabric技艺组合。看成平凡选择的先进封装技艺的一个例子，3DFabric 是一套全面的集成技艺，可将多个芯片集成在沿途，物理距离更近，互连密度更高，何况全部由单一供应商提供。这种集成技艺可完了更小的外形尺寸、更好的电气性能和更高的数据带宽。更焦躁的是，这些技艺允许系统遐想东说念主员将当年的单片系统芯片分割成芯片组，并在封装内构立功能更庞杂的系统。不同的 3DFabric 封装选项保执了一致性。这种一致性是有益的，因为 3D-IC 的复杂性要求与可制造性接洽的遐想划定在多数目制造之前是兼容和一致的。
图 2. 台积公司 3DFabric 技艺组合
不同的应用领域产生了两种不同的封装平台。第一个是片上基板（CoWoS）平台，该平台自 2012 年起插足坐褥，主要用于高性能谋略。它有 3 个子系列。CoWoS-S 具有硅中介层（silicon interposer），允许使用相当密集的金属线（W/S = 0.4/0.4μm）。CoWoS-R的再分散层（RDL）镶嵌在有机中间件中，布线密度较粗（W/S = 2/2μm）。CoWoS-L 结合了 -R 和 -S 的优点：局部硅互连 (LSI) 可完了高布线密度，有机基板中的再分散层 (RDL) 可完了更好的电气性能。其中，CoWoS-S或CoWoS-L选项还在硅互联器或桥中镶嵌了深沟去耦电容（DTC：deep-trench decoupling capacitors），以增强功率传输。
第二种是集成电扇输出（InFO）平台。InFO 自 2016 年起原始量产，领先是受具有本钱效益的出动应用驱动。InFO 封装上封装（InFO-PoP）是首个使用细间距铜 RDL 将 SoC 与存储器封装集成的 3D Fan-Out 晶圆级封装。由于其本钱、外形尺寸和更好的信号无缺性，InFO 技艺已发展出很多变体，并在很猛进程上扩展了 HPC 应用中更多功能芯片的集成。InFO 平台还具有先进的选项，如用于更细间距金属布线的土产货硅桥，以及用于超卓功率传输的镶嵌式去耦电容器。InFO 是一种芯片优先（chips first）方法，芯单方面朝下放弃在临时载体上，然后在其周围建立 RDL。
另一方面，CoWoS 是一种芯片后置（chips last）方法，起初制造芯片，然后将其放弃到硅中介层上，再将中介层谀媚到基板上。制造法子的这种区别会影响集成密度和热管理。具体来说，在芯片先行方法中，硅将在随后的周期中资历热轮回。后期法子颓势的本钱也昭着高于芯片后置法。
三维堆叠技艺已平凡应用于内存居品，包括高带宽内存（HBM）和 NAND 闪存，并被芯片制造商选择以进步谋略密度和数据带宽。集成芯片系统（SoIC）即是用于这种三维芯片堆叠。它包括带有微凸块的 SoIC-P（间距为 18 至 25 微米）和带有高档键合的 SoIC-X（间距为 3 至 9 微米或以下）。
SoIC 完了了垂直堆叠成就中多个芯片的无缝集成，为系统遐想和性能优化提供了新的可能性。 此外，SoIC 还可与 CoWoS 或 InFO 结合，形得手能更庞杂、更天确切谋略机系统。
芯片制造商和外包半导体拼装与测试 (OSAT) 提供商提供了一系列先进的封装技艺 ，每种技艺在信号无缺性、互连密度、可制造性和热管理方面都有专有的（不）上风和量度。举例，英特尔的镶嵌式多芯片互连桥接器（EMIB）和 AMD 的高架扇出式桥接器（EFB），都选择了无 TSV 的高密度无源桥接器，并辅以异常的 RDL 来增强电源无缺性。特定封装技艺的选择取决于具体的应用要乞降所需的性能特征，尤其是在高性能谋略中，速率和能效至关焦躁。这也给互连遐想带来了放浪和挑战，下文将对此进行探讨。
Die to Die互连应用
图 3 流露了从凸点间距扩展的角度来看芯片封装的演变过程，从传统的 2D 模范封装类型或凸点间距为 110~130μm 的多芯片模块 (MCM)，到间距为 ~40μm 的 2.5D 高档封装类型（如 CoWoS/InFO），再到间距小于 9μm 的 3D 晶圆上芯片或晶圆上芯片类型（如 SoIC）。跟着凸块间距的减小，在给定面积内芯片到芯片信号的数目会以四倍的速率增多，从而进步带宽密度。
在间距缩放的布景下，电路架构的选择在很猛进程上取决于可达到的范围、带宽、能效和延长等要素。举例，MCM 封装中往往使用责任频率约为 56/112Gbps 的高速串行器/解串器（SerDes），以最大限制地进步每个引脚的数据传输率。比拟之下，2.5D 中介层往往选择高速并行数据总线，因为它们具有更高的能效和面积后果。与此同期，先进的 3D 堆叠技艺最受益于爽快、低速的数据总线，这种总线使用最少的 CMOS 缓冲器（buffers）和触发器（flip-flops），莫得平衡器（equalizer）或校准电路（calibration circuits），从而完了了最好的面积带宽密度和能效。
图 3. 凸块间距缩放透视图（XSR（extreme short reach）：极短距离，UCIe（Universal Chiplets Interconnect Express）：通用芯片互连快线）
图 4 描述了多个芯片用于东说念主工智能应用的谋略性能扩展和缩小的示例。Chiplet之间的die-to-die互连可分为四种类型：1) 谋略到谋略和谋略到 IO：选择 CoWoS/InFO 技艺的 UCIeTM PHY，2) 谋略到内存：（在CoWoS技艺上的HBM PHY） 3) 谋略到 SRAM：选择 SoIC 技艺的 3D 堆叠；以及 4) IO chiplet 到外部 IO：选择模范封装技艺的 XSR-Serdes。
图 4. Die-to-die 的互连应用
面前最平凡使用的东说念主工智能加速器都选择这种拓扑结构，以最大限制地进步谋略性能和内存调查带宽。晶圆级系统等竞争技艺让咱们看到了将来谋略系统的可能候选者。这些系统的互连和收集拓扑结构也需要相应发展，以称心系统性能需求。
Chiplet互连遐想斟酌要素
A.
Chiplet互连遐想主张和 DTCO
将当年的单片 SoC 瓦解为多个 chiplet，由高带宽芯片组互连谀媚，可完了更天确切系统分区，进步良率，并欺诈现成的芯片组诽谤盘活时期。Chiplet接口的模范化是一个焦躁的里程碑，UCIe即是一个例子。
在此之前，业界选择了几种芯片接口来称心芯片系统的要求，强调高带宽密度、低延长和高能效。有名的例子包括高档互连总线（AIB：Advanced Interconnect Bus）、束线（BoW：Bunch of Wires）、敞开式高带宽接口（OpenHBI：Open High Bandwidth Interface）和 Lipincon（台积电专有）。
图 5 全面综合了多方面的遐想和技艺协同优化 (DTCO)，旨在称心基于 2.5D 或 3D 芯片的系统中高速互连的性能和制造主张。DTCO 的范围涵盖了平凡的斟酌要素，包括但不限于以下方面：
1、器件级优化：重心是进步晶体管带宽和噪声性能，从而进步 IO 能效。
2、封装优化：通过平衡线间距、层厚度和通孔封装等重要参数来优化中间件上的封装遐想划定，对电源无缺性（PI）、信号无缺性（SI）、可布线性和可制造性至关焦躁。
3、ESD：在芯片系统的 ESD 保护和 ESD 建模方面出现了新的挑战。必须仔细评估先进封装的 ESD 额定值，以确保 ESD 面积和电容支出不会妨碍 IO 能效。
4、电源传输收集 (PDN)：这需要管理电迁徙（EM）和红外电压降、电压骤降以及源于电源传输的串扰。
5、热管理：主要挑战包括准确模拟热门，缓解热轮回引起的问题，如时序漂移、机械应力和电迁徙。这触及在遐想阶段51或运行时52实施惩办决策，将器件保执在安全温度范围内，从而保执性能、可靠性和使用寿命。
6、遐想可测试性、可建立性和可靠性：确保这些方面有助于完了存效的短期测试和始终使用寿命，这对居品的得手至关焦躁。
7、遐想签核历程：高效的东说念主工智能赞助 EDA 器具和历程关于进步坐褥率和优化越来越焦躁。
图 5. Chiplet 互连遐想斟酌要素
B.
串行与并行数据总线
选择模范封装（MCM 或 2D）时，信号凸块和金属线的间距较粗。如图 6-a 所示，东说念主们不得不使用带差分信号的串行链路（如 PCIe-32/64Gbps、CEI-112/224Gbps），最大限制地进步每个引脚的数据带宽密度。
先进的封装技艺（2.5D）允许在每个信号引脚上使用较低的数据传输速率，而在单元几何尺寸上使用更多的并行单端信号，以最大限制地进步海滨带宽密度或区域带宽密度（如 4-32Gbps 的 UCIe x64）。并行接口（图 6-b）在几个方面相当杰出。
起初，并行接口有一个用于抖动和偏移追踪的前向时钟，无需每澄澈时钟数据收复（CDR）机制，从而诽谤了系统的复杂性和延长。其次，并行接口的较低数据速率运行意味着系统受信说念损耗、抖动和串扰的影响较小。所需的信说念平衡（EQ）更少，从而摈弃了电路支出，完了了更高的带宽密度和更高的能效。
关于三维堆叠，在信号密度（间距 P ≤ 9μm）下，三维互连电路面积应小于凸块面积（P2），以最大限制地进步互连后果（带宽密度*能效）。在这种情况下，并行数据总线的速率放浪为 5Gbps，以简化时序。无需校准和适配，从而灵验诽谤了功耗、延长和面积支出。UCIe-3D 具有这种精神（图 6-c）。
图 6. Die-to-die的互连应用
C.
芯片到芯片的互连信号
先进的封装技艺使芯片之间的距离更近，减少了互连负载，进步了信号无缺性、数据传输速率和能效。非回零 (NRZ：Non-return to zero) 和 4 级脉冲幅度调制 (PAM4) 信号可能适用于不同的运行速率。在图 7 中，中枢电源（如 Vdd=0.75V）上往往使用 SST（源串联端接）驱动器，以取得最好眼缘和阻抗匹配。有东说念主选择 NFET-NFET 驱动器在低 VDDQ（如 <0.3 伏）下责任，以诽谤功耗 。可是，在路由资源稀缺的情况下，这种异常的功率域可能并不睬思。
当 PAM4 奈奎斯特（Nyquist）频率比 NRZ 奈奎斯特频率有显赫的插入损耗上风时，PAM4 就具有上风，但它在中间电平糜费直流电流，因此不太得当低损耗高档封装通说念。另一种低功耗驱动器选择是交流耦合，它不错诽谤驱动器强度和信号摆幅，从而诽谤功耗。同期双向（SBD）数据传输也能使给定海滨的数据带宽增多一倍。
图 7. Die-to-die互连信号：（a）SST 驱动器（b）低 VDDQ NRZ 驱动器（c）交流耦合 54 （d）同期双向 56。
D.
通说念路由性和无缺性分析
关于高布线密度（举例，最小间距为 0.4μm），需要合适的信号间屏蔽，以完了充分的串扰拒绝和更好的信号无缺性。
如图 8 所示，晶圆代工场里面的通说念优化触及很多谋略，如介质厚度、金属间距、金属厚度、可用金属层、通孔外壳、堆叠划定等。每种先进技艺的中介层都要进行遐想和技艺的共同优化，这往往触及到鼓吹遐想划定，以保执可制造性、可布线性和信号无缺性（SI，包括插入损耗和串扰，如图所示）之间的考究平衡。
图 8. 通说念路由性和信号无缺性优化
图 9 展示了 UCIe D2D 路由遐想的两个示例，选择两种不同的代表性封装和不同的屏蔽形势。InFO（硅桥）具有 2 微米厚金属的局部硅互连，InFO（有机基板）具有 2.3 微米厚金属的 RDL。两者都有 4 层金属用于信号路由，另有 1 层用于电源网。前者的金属宽度/间距粒度更小。由于两种情况的信号间距都是 8 微米，前者的金属屏蔽更宽，信号与信号之间的间距稍大。因此，关于 x64 UCIe 外形，前者大致以 32Gbps 的速率运行，此后者由于串扰更严重，只不错 16Gbps 的速率运行 x32 数据通说念。
图 9. 通说念优化
E.
2.5D 和 3D 外形
一定的互连模块外形尺寸，包括模块几何阵势、信号司法、凸块间距、多模块堆叠等，关于确保不同chiplet供应商之间的集成兼容性至关焦躁。 固然这种模范化给芯片生态系管辖来了僵化，但却简化了 IP 斥地--只需维持 IP 的有限变体。不外，需要在意的是，就面积、功耗和本钱而言，特定的外形尺寸不一定老是最好的。
以 UCIe 为例：领先发布的是 x64（64 Tx + 64 Rx）外形尺寸，随后又发布了 x32（32 Tx + 32 Rx）外形尺寸，用于 RDL 层数较少的低本钱高档封装。领先的 10 列模块选择 45 微米凸点间距。为了进一步进步面积后果，该定约自后推出了适用于较小凸点间距（<38μm）的 16 柱模块和适用于较大凸点间距（>50μm）的 8 柱模块。这些一语气的调整在本钱和性能之间取得了平衡，以稳当不同应用的不同要求。
现时的 UCIe 左券维持对称双向数据收发，是同构 xPU 芯片间数据通讯的典型形势。
比拟之下，芯片生态系统的焦躁组成部分--高带宽内存（HBM）接口却流露出非对称的内存调查（读/写）带宽。为了在不引起严重信号无缺性问题的情况下扩展接口带宽，行将推出的 HBM4 将双向数据 IO 数目翻了一番，从 1024 个增多到 2048 个。扩展 HBM 以进步带宽往往会受到路由拥塞和信号无缺性问题的放浪。通过将基础芯片逻辑过渡到先进工艺节点，咱们不错诽谤互连澄澈，进步信号无缺性和速率。另外，欺诈近似 UCIe 的 SerDes IO 看成 HBM 接口，不错用更少的信号路由完了更高的通说念速率，在进步信号无缺性的同期保执沟通的带宽密度。
数据迂曲器和逻辑处理器之间的接口是芯片组的另一个焦躁应用。JESD204D 是界说数据迂曲器高速串行接口的最新模范。它包括 ADC（模数迂曲器）的数据接受接口和 DAC（数模迂曲器）的数据发送接口。这些模范适用于 PCB 级或多芯片模块芯片集成。不外，用于高档封装中数据迂曲器的芯片组模范尚未制定。
固然不错设思制定一个通用的芯片组模范，以惩办三种专有类型的系统--同构双向内查对内核接口、非对称内存调查接口和单向数据迂曲器接口--但每个系统仍需要不同的外形尺寸，以完了最好性能和后果。
三维堆叠是完了更高能效的当然选择，这主如果因为较短的芯片间路由大大诽谤了芯片间数据出动所需的能量。三维互连集群关于形成具有固未必序慎重性的硬 IP 块至关焦躁，如图 6-c 所示。这种内置的时序慎重性允许模块化时序签核，确保三维堆栈中每个芯片的时序考据都能以零丁和自足的形势进行。
在图 10 中，咱们提倡了一种 AB|BA 形状的三维集群结构，其中形状 A 代表辐射器（TX），形状 B 代表接受器（RX），反之亦然。正方形的 A/B 图案可凭证系统要求成就成不同大小，如 4x4、8x8 或 20x20。RX 和 TX 时钟位于各自区域的中心，为每个 I/O 引脚和通盘芯片完了了最好平衡。电源和地线在 IP 集群内对称分散。这种成就的上风在于，遐想具有特定多栅极主张的单个 IP 块时，假设逻辑级引脚重映射可在Chiplet级削弱完了，则该 IP 块可稳当任何Chiplet主张。
图 10. 通用三维险峻贴图外形尺寸
这种结构有助于削弱完了 SoC 级可扩展性，通过跨 SoC 的 IP 实例化完了各式chiplet-to-chiplet的堆叠决策。咱们为濒临面（F2B）和濒临面（F2F）谀媚中的 SoC 级可扩展性提倡了四种选择：X 主张镜像或阶跃，Y 主张镜像或阶跃。
图 11 展示了两个集成示例：
1. 案例 1："X-镜像/Y-镜像/D2D 之间的镜像"--该成就维持通盘 F2F 和 F2B die-to-die 堆叠决策。
2. 情况 2："X-阶跃/Y-阶跃/D2D 之间无镜像"--此竖立具有跨裸片的沟通凸块映射。它维持 F2F 堆叠，但要求 F2B 堆叠时旋转 90 度。
图 11. 维持大肆三维芯片堆叠（F2F/F2B 或旋转）的 SoC 级可扩展性。
这些天确切集成方法可确保 IP 集群在各式芯片堆叠成就中得到灵验欺诈，从而进步 SoC 遐想的可扩展性和后果。
F.
通说念偏移和时钟对都
在并行数据总线和转发时钟拓扑结构的基础上，还需要对都数据通说念和时钟通说念，从而最大限制地减少通说念间的偏移。在险峻图策动中，通过 Tx 和 Rx 之间的反镜像物理对称来完了车说念与车说念之间的匹配。但是，当要谀媚两种不同的外形尺寸时，物理对称性就不成立了。举例，8 列 UCIe 与 10 列 UCIe 接口时，通说念实质上是不匹配的。
此外，立地电路失配和片上/封装（on-die/on-package）线失配也会增多异常的偏畸。咱们需要在叶时钟树（eaf clock tree）上为每个通说念分派实足的偏畸调整范围，以便在辐射器和/或接受器上完了每个通说念的偏畸校准。接受器上的数据采样时钟进一措施整到 Rx 数据眼的中心，以取得最好的左眼和右眼余量。
图 12 展示了用于生成前向时钟的两种时钟拓扑结构。角落对都拓扑（图 12-a）的数据迂曲和时钟迂曲是对都的；在 Rx 中选择土产货 DLL 生成 90 度相移的时钟，对 Rx 数据眼进行采样。角落对都拓扑旨在减少电路和进步能效，但它对温度或电压漂移引起的不匹配很明锐，因此只得当数据速率较低的应用（如 20Gbps 以下）。延长匹配拓扑（图 12-b）在 Tx 端生成 I/Q 时钟（使用 DLL 或 PLL 和相位中介层），I 时钟进入数据旅途，Q 时钟转发到 Rx。时钟和数据旅途在结构上相匹配，以保执考究的抖动追踪和延长追踪。
图 12. 角落对都结构与延长匹配结构的对比
在大多数情况下，发送die和接受die选择零丁的 PLL 和时钟域。为了在两个 PLL 域之间完了慎重的时钟域交叉，往往需要先进先出 (FIFO) 数据缓冲器，这会产生异常的功耗和延长（图 13-a）。关于像内核到内存谀媚这么的接口，在两个堆叠芯片之间强制使用单一时钟域是可行的。在图 13-b 中，咱们提倡了一种在两个裸片之间完了单时钟域的替代决策，即 PLL1 的主时钟从主裸片转发到副裸片，然后再复返主裸片。这么，3D 芯片到芯片接口就不错在莫得先进先出器的情况下传输/接受数据。在第一个拿获 DFF 范畴处，不错保留与图 13-a 沟通的时序余量。在主芯片的 Rx DFF 之后再行拿获数据的时序裕量会受到两个转发时钟旅途延长的隐微影响，但这是不错限度的。
图 13. 有无 FIFO 的数据同步Fig.
G.
冗余和可建立性
冗余性和可建立性是微处理器领域平凡磋议的课题。详情了三种不同的冗余策略：
1、组件级冗余：这触及多个并行功能单元，如多个 CPU 内核。在这种安排下，一个或多个内核的故障不会影响系统的举座功能。
2、阵列冗余：这种类型的冗余增多了备用结构，不错替代有颓势的结构。阵列冗余的常见应用是在高速缓冲存储器中，用备用元素替代故障元素，以保执性能。
3、动态队伍冗余：这种方法要求大致动态地记号和禁用有颓势的元素，从而谨防它们的使用并保执系统的无缺性。
通过欺诈这些冗余策略，处理器不错完了更高的可靠性和更简单的可建立性，即使在出现故障时也能确保强壮的性能。
由于die-to-die之间是通过密集的微凸块或高档键合谀媚的，因此颓势检测和建立关于保证芯片封装后的良品率至关焦躁。上述三种策略都适用于chiplet互连。
图 14 是使用 "移位和切换建立 "（Shift and Switch Repai）认识建立三个故障通说念的示例，硬件支出仅为十分之一的冗余。基于二项分散的概率谋略标明，这种 30+3 聚拢建立方法的故障率比 3 个零丁的 10+1 组低 1000 倍。
图 14. 冗余和建立（ Redundancy and repair）
关于汽车等重要任务应用，东说念主工智能/ML 正在形成，处理器故障的风险很高，因此选择动态可靠性管理技艺是有益的，在这种技艺下，处理器不错对不停变化的应用行为作念出反馈，以保执其寿命可靠性主张。
要在可建立性和信号无缺性之间取得平衡，就必须进行战术性量度。举例，分离电源和接地凸块有益于谨防永远性短路故障 。不外，这种方法可能会增多面积支出或影响信号无缺性。
H.
ESD 迁徙
跟着业界鼓吹更高带宽的发展，ESD 结构必须相应扩展，以谨防 ESD 二极管的大尺寸和高电容成为扩展瓶颈。如果弗成惩办这一问题，IO 能效将受到放浪。咱们需要制定一个积极的 ESD途径图。图 15 强调了 ESD 电容和面积扩展的趋势，同期还流露了行业维持的电荷器件模子 (CDM) 电压的诽谤。
图15.ESD途径图Fig. 15. ESD roadmap
电力传输
以 UCIe 10 列高档封装为例：在 32Gbps 运行速率和 0.6pJ/bit 能效（0.75 伏）要求下，基于 388.8 微米 x1000 微米的 x64 通说念模块尺寸，电流密度可达 4.1A/mm2 以上。在如斯高的电流密度下，咱们不雅察到电源/接地凸点存在严重的电磁 (EM) 可靠性问题，其值比遐想划定允许的电磁放浪高出三倍。通过改革凸点材料，这一问题得到了缓解，但咱们还必须增多更多的电源/接地凸点，并更新 UCIe 凸点图，以进步可靠性和性能。
此外，UCIe 范例还维持时钟门控形状。从鼎沸形状进入任务形状会引入最坏情况下的动态电流 (di/dt)，导致电压大幅下落。由于时序和电压裕量减少，这将导致更高的比特误差。诽谤 di/dt 的最灵验方法是依靠芯片或封装上的去耦电容器来扼制噪声纹波。去耦电容策略包括从上到下（见图 16-a）的欺诈，举例 A) 往往在 μF 范围内的封装上分立去耦电容器 (OPD)，B) 封装内去耦电容器，如 Si-interposer 上的镶嵌式深沟电容器 (eDTC)，电容密度大于 1000nF/mm2、 C) 片上去耦电容器，包括电容密度约为 50 nF/mm2 的超高密度 MIM 电容器 (SHDMIM) 和电容密度约为 10 nF/mm2 的器件电容器。位于顶模上或顶模隔邻的电容器串联电阻较低，但电容密度也较低。跟着与顶模距离的增多，串联电阻也会增多。因此，在详情最好去耦电容器策略时，必须斟酌各式要素，包括技艺、本钱、面积和噪声规格。
图 16. 电力运输收集的去耦电容器策略
图 16-b 流露了功率阻抗优化示例和电压纹波分析驱散。 不同的电容器用于扼制相应频率范围内的功率阻抗。OPD 可增强 1MHz~100MHz 范围内的功率阻抗。片上 SHDMIM 可扼制 200MHz 以上的高频部分。而异常的封装内 eDTC 不错进一步扼制阻抗，使频率范围更低，致使达到 40MHz。使用 eDTC 后，电压纹波从 102.4mVpp 扼制到 32.07mVpp，接近主张规格 30mVpp。
终末，如果系统超出了电压下落容限，则必须实施全面的系统级策略，以称心低误码率的要求。潜在的惩办决策包括
a) 通过车说念交错来诽谤 di/dt，即每次将车说念从鼎沸景况过渡到鼎沸景况。固然这种方法不错缓解电压下落，但其污点是会增多链路延长。
b) 通过在时钟门控时间增多布景电流来诽谤 di/dt。这不错通过保执部分或全部鼎沸通说念处于激活景况来完了。这种方法固然灵验，但功耗较高。
c) 通过诽谤运行数据速率来诽谤 di/dt，这固然有助于管理电压下落，但会导致系统性能下落。
全面的 3DIC 遐想历程
如图 17-a 所示，先进的封装架构包含多种封装选项。这些选项包括改革每个层面的die数目，以及集成各式无源器件，如深沟槽电容器 (DTC) 和集成无源器件 (IPD)。该架构还维持不同类型的水平谀媚，包括硅中介层和有机中介层，以及各式垂直谀媚，如硅通孔（TSV）、中介层通孔（TIV）和模具通孔（TMV）。此外，它还提供多种接口类型，包括高档键合、微凸块和 C4 凸块，以及不同的堆叠主张，如面朝下、面朝上、濒临面和濒临背。
图 17. (a) 丰富的 3DIC 架构选择 (b) 3Dblox 颐养基础设施。
单个或多个供应商提供的各式封装技艺，再加上迢遥可能的组合，使遐想过程变得相当复杂。此外，各式物理集成和考据任务需要不同的 EDA 器具，触及多个 IP 和器具供应商。现时的 EDA 器具、责任历程和方法一经发生了显赫变化，以称心复杂 3D 集成的需求。
为了唐突 3D-IC 遐想中的挑战，3Dblox 敞开模范一经建立并取得了业界的平凡认同。如图 17-a 所示，3Dblox 选择模块化方法，将三维封装中的每个物理组件分类并抽象为特定模块。遐想三维系统时，需要将这些模块实例化，使用高档编程话语创建相互谀媚的对象，并按头绪组织，近似于传统的 SoC。
3DBlox 的主要特色见图 17-b。为了简化遐想历程，咱们将断言径直集成到话语中，从而完了了自顶向下、逐层正确构造的遐想方法。分层实例化功能增强了芯片的相似使用，进步了遐想后果。跟着主要 EDA 供应商和半导体制造商选择 3Dblox，由于互操作性的进步，芯片集成变得愈加无缝和高效。这种集成将进一步加速 3D-IC 生态系统的发展和闇练。
将来发展趋势
A.
遐想模块化
针对维持 4 至 32 Gbps 数据传输速率的高档封装，界说了六种 UCIe 外形。图 18 (a) 流露了这些外形尺寸的一个示例。由于凸点间距、列数、数据速率和技艺节点各不沟通，常识产权（IP）的斥地成为一个耗时耗力的过程。为了缓解这一挑战，咱们选择了模块化认识和编译器兼容决策，如图 18(b) 所示。
图 18. (a) UCIe 2.0 bumpmap 示例 (b) Chiplet 输入/输出的模块化遐想。
在这种方法中，芯片与芯片之间的互连被分散为可相似块（如 IO 通说念）和常用分享块（包括 DLL、PLL、DCDL 和校准电路）。特定的平面图元素（如时钟树）不错定制和编译，以称心不同的主张规格。
B.
带宽和能效扩展
带宽密度和能效仍然是下一代芯片组互连的重心。
封装凸点间距和技艺节点对带宽密度有紧要影响。图 19 展示了凭证咱们使用现实工艺和封装技艺缩放因子进行的一阶估算得出的面积带宽密度趋势。要进步带宽密度，不错进步链路数据速率和/或减小互连凸点间距。可是，更高的数据速率需要更强的电路驱动强度和校准，从而导致更大的电路面积。因此，可能需要调整凸块间距。举例，关于 N7 技艺，45 微米的凸块间距 (P45) 可维持 16Gbps 速率，而 24Gbps 和 32Gbps 速率则分别需要 55 微米 (P55) 和 65 微米 (P65)，导致 16Gbps 速率之后的区域带宽密度下落。比拟之下，N4/N5（4 纳米/5 纳米）技艺可进步带宽密度，数据传输率可达 24Gbps。N3 允许进一步进步带宽。遐想和技艺协同优化可能会略微改革趋势线，但总体而言，N3（3 纳米）等更先进的技艺可完了更高的面积/岸线带宽密度和能效。
图 19. 技艺和带宽缩放（注：P30/C16 指 30μm 凸块间距，UCIe 16 列外形尺寸）
从海岸线带宽密度（shoreline bandwidth density）的不同角度来看，上述磋议基于 UCIe 凸点图经管，驱散是较高的数据速率与较高的海岸线带宽密度联系。这与文件中的评估形成显然对比，后者在 x 和 y 两个方进取都使用了间距缩放。在保执险峻受限的情况下，险峻间距随数据传输速率诽谤而缩放，因此海岸线带宽密度保执不变。在这种情况下，由于电路复杂性诽谤，较低的数据速率有望进步能效。相悖，技艺扩展不错维持更复杂的遐想，并进步给定凸点间距的数据速率，从而进步岸线带宽（举例，从 1.5 Tb/s/mm 进步到 2 Tb/s/mm），如图 20 所示。
图 20. 扩大范畴，进步能效
C.
大型系统
由于视网膜尺寸的放浪，最近东说念主工智能/ML 发展的趋势是在晶圆级扩大范畴（图 21）。通过结合 3DFabric（或同类居品）提供的惩办决策，咱们不错灵验地欺诈 SoIC（用于集成 SRAM+CPU 和 HBM+GPU）、LSI（用于集成 CPU+GPU（高密度/近距离））、LSI（用于将 xPU 集成到 I/O 芯片）、无源 LSI（用于 eDTC（用于封装上解耦以诽谤电源噪声））以及 RDL（用于大范畴集成的电源传输和更远距离的数据传输）。这种晶圆级封装可减看不起网膜尺寸放浪所带来的制约，同期在不久的将来，晶圆上的收集和异质（串行和并行）18或搀杂（光和电）流畅关于 xPU 与 xPU 之间的高效互连亦然必要的。
除晶圆级封装外，扇出头板级封装（FOPLP）也行将问世，有望进步封装隐隐量、诽谤本钱，并有可能在面板级完了更大的集成系统，而在通盘封装过程中，翘曲限度仍是一项紧要挑战。
图 21. 系统级晶片放大（贵寓来源：台积电）
与此同期，对更高互联数据带宽密度的渴求仍在继续，举例，UCIe 定约正在制定 48/64Gbpsie 间互联提案。关于系统的升级和扩展，封装光波导和共封装光引擎仍然对业界具有蛊卦力。
更大的系统需要选择集成磁性元件的垂直电源传输，以完了存效的电压疗养。CPU、GPU、HBM、SerDes、光学引擎和电压疗养器的大范畴集成是一项紧要任务，超越了现存的一些工程技艺。要完了这一主张，需要各行业配结伴伴通力配合，管理技艺堆栈的不同方面，以完了高性能，同期确保超卓的能效、信号无缺性、热管理和结构慎重性。
跟着芯片生态系统变得愈加庞杂和 3D-IC 遐想方法的高出，新的可能性和更大的更动将会出现。
致谢本文作家：
Shenggao Li, Sr. Member, IEEE, Mu-Shan Lin, and Wei-Chih Chen, Chien-Chun Tsai
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